代做ESE 572: Analog Integrated Circuits Homework 2代做留学生SQL语言

ESE 572: Analog Integrated Circuits

Homework 2: Due on 10/09

Be sure to show all your work to receive partial credit.

1.    (2 pts) Design a common-source amplifier with active load using the 0.18-μm CMOS device

parameters and assuming a supply voltage of 1.8 V. The amplifier should have a power

consumption of 1 mW, and again of at least 5 V/V. Ensure all transistors have Veff  = 250 mV and L = 0.25 μm.

2.    (2 pts) Consider the common-source amplifier shown below. The transistors are sized and (W/L)1 = 6 μm/0.3 μm and (W/L)2  = 4 μm/0.3 μm. Transistor Q1  is biased so that Veff  = 200 mV. Using the 0.18-μm CMOS device parameters and assuming a supply voltage of 1.8 V, estimate:

a.    the power consumption of the amplifier

b.    the small-signal output resistance of the amplifier

c.    the small-signal gain of the amplifier

3.    (2 pts) The amplifier below is to be designed using devices from the 0.18-μm CMOS process. The amplifier must drive a 3 kΩ load resistor connected between Vout and ground (load resistor not shown below). Ibias = 0.2 mA and all transistors are sized identically with agate length L = 0.25 μm. Choose the gate width, W, to provide a small signal gain of at least 0.8 V/V. You may assume that the body of transistor Q1  is tied to its source so that there is no body effect.

4.    (2 pts) Assume that the common-gate amplifier below has a bias current of 0.1 mA and that all  transistors have aW/L of 10 μm/0.18 μm. Find the small-signal gain and input resistance of the amplifier. Use the device parameters for the 0.18-μm CMOS process.

5.    (12 pts) Assuming all MOSFETS are in saturation, calculate the small signal voltage gain of each circuit below (λ≠0, γ = 0).

6.    (3 pts) A NMOS cascode amplifier with active load is shown below. It is realized using 0.35 μm CMOS devices. VDD  = 3.3V, Ibias = 100 μA, (W/L)1,2,5,6 = 10 μm/0.5μm and (W/L)3,4,7,8  = 10 μm/0.5μm

a.    What is the small signal gain and output resistance?

b.    What is the total power consumption of the circuit?

c.    Estimate the range of output voltages over which all transistors remain in saturation.

7.    (2 pts) Modify the design in problem 6 to double the small signal voltage gain without changing the power consumption or available output voltage swing.

8.    (4 pts) The differential gain circuit below is perfectly symmetric. Assume all transistors are kept in saturation and that γ = 0.

a.    Draw the equivalent half-circuit.

b.    Derive an expression for the circuit’s small-signal differential gain in terms of the transistor small-signal parameters: gm, ro, etc.

c.    Derive an expression for the circuit’s small-signal output resistance in terms of the transistor small-signal parameters.

d.    Find the common mode gain and CMRR of the circuit in terms of the transistor small signal parameters if the current source Ibias has an output resistance of RSS.

9.    (1 pt) The first step in designing any analog system is to characterize the devices offered in the

fabrication technology. You will be using a 45 nm CMOS process. As a first step, simulate the

following graphs for MOSFET transistors in Cadence. ID vs. VDS for 0